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Sigma-Delta ADC时序错误的影响
这篇文章是接着Sigma-Delta ADC时序分析二来写的。图1是与之对应的一种错误结构。
图1 错误结构图
按照时序分析一和二的分析思路,可以得到图1对应的时序图,如图2所示。v(n)正好比x1和x2延迟一个周期,但x1(n+1)和x2(n+1)仍对应同一个v(n)。因此,在一定程度上来看,这种结构也是可行的。
图2 时序图
然而,从时序图上可以看到一个问题,x1(n+1)和v(n)同时发生变化,且发生变化的时候x1(n+1)需要对v(n)采样。这就会导致竞争冒险的产生,从而在电路中引入毛刺。另一方面,clk1为低电平时,比较器的输入端也难以很好地保持输入端的电平。
图3是这种结构的仿真结果。和上面分析的一样,积分器输出存在严重的毛刺,其有效位数ENOB只能达到10bits左右。
图3仿真结果
把电路结构改成时序分析二中的结构,即去掉比较器之前的clk1开关,并把clk2使能信号改成clk1。这样得到的仿真结果如图4所示,积分器输出没有毛刺,有效位数ENOB也能达到14bits。
图4 正确结构仿真
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