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Sigma-Delta ADC 时序总结(一)

热度 5已有 8529 次阅读| 2015-10-30 16:43 |个人分类:ADC

Sigma-Delta ADC SNR时序总结(一)

      前一阵子参照Understanding Delta-Sigma Data Converters_[R Schreier][Wiley][2005]这本书设计了一个二阶Sigma-Delta ADC。但出了一个很奇怪的问题,一直未得以解决,现在发现是时序的问题。   对于一个典型的二阶Sigma-Delta ADC结构,我们可以得到如下所示表达式:

x1(n+1)=x1(n)+a1*u(n)-b1*v(n)

 x2(n+1)=x2(n)+a2*x1(n)-b2*v(n)

从以上两个式子可以看到,除了上一时刻自身大小和输入信号之外,两个积分器输出都需要对应上一时刻的反馈电压。因此,设计反馈电压电路的时序需要特别注意,要保证每个周期中其值是一致的。

下面这个结构可以参考understanding这本书,简化结构如图1所示。

1 第一种结构简化图(完整图片请单击)

第一步,从两级积分器可以得到,积分器1和积分器2分别在clk1clk2上升沿发生变化,这样就可以得到图2x1x2的时序。第一级输出x1(n)的同时,第二级的输入已经变成了x1(n),所以在clk2变为高电平时,第二级的输出应为x2(n+1)。这样就得到了x1x2的先后顺序。

第二步,由于比较器输入直接与x2相连,所以v0应该随着x2的变化而变化。但该比较器带有锁存功能,只有clk2为低电平的时候才正常工作,所以v0会在x2变化后clk2的下降沿发生变化。这样就得到了v0(n)的时序。

第三步,显然从时序图里面可以看到x1(n+1)无法利用到v0(n)。因而需要一个D触发器将v0(n)继续向后延迟,也就是v(n)。这时,如果要利用到v(n)这就要求x2(n+1)必须在clk2为高时对v(n)进行采样,如果在clk1为高时采样则会计算到x2(n+2)中;而x1(n+1)则不得不选择在clk1为高时对v(n)采样。最终,从时序图分析的结果与之前的电路图恰好可以对应上。

2 时序图

原创,转载请注明出处。



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回复 hehuachangkai 2021-4-1 09:22
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