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测试平台架构

已有 896 次阅读| 2018-9-3 23:36 |系统分类:芯片设计

1.1 测试平台

本节介绍了UVM测试平台架构，构造的基础知识和细节，并介绍了涵盖典型UVM测试平台的每个组成部分的其他章节。

测试平台章节内容：

测试平台（本页） - UVM风格的测试平台架构的总体介绍；

测试平台/Build：在UVM build phase中测试平台的层次结构；

测试平台/ Blocklevel - 单元级UVM测试环境的架构；

测试平台/ 集成级- 垂直重用测试平台的示例架构；

Agent - 单个接口Agent的架构；

UVM Phases - UVM测试平台组件中的执行阶段；

UVM Factory - 用于构造可配置objects的机器。

1.1.1 主题概述

UVM测试平台与传统的基于模块的测试平台有何不同：

在Verilog或VHDL中，测试平台由包含测试平台代码的模块层次结构组成，这些代码连接到被测设计（DUT）。这些模块包含激励和响应检查代码，它在仿真开始时与DUT一起加载到仿真器存储器中，并在仿真期间出现。因此，围绕DUT的经典Verilog测试平台由所谓的静态对象组成。

SystemVerilog构建于Verilog之上，添加了旨在帮助验证过程的抽象语言结构。这门语言的一个重要补充是类。SystemVerilog类允许将面向对象编程（OOP）技术应用于测试平台。UVM本身是一个基类库，它使用开源的代码来促进结构化测试平台的创建，并且可以在任何SystemVerilog IEEE 1800仿真器上运行。