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明德扬至简设计法设计的IP核加法器

上一篇 / 下一篇  2017-04-12 18:33:31 / 个人分类:明德扬-至简设计法

一、功能描述

在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法器,用户可以根据自己的需要来完成配置加法器 ,本案例用Altera和Xilinx的IP核实现了26位加法器的功能。


二、平台效果图

Altera仿真效果图

1490087378783006.png

Xilinx仿真效果图

1490087395101348.png


三、实现过程

Xilinx输入输出信号列表如下:

信号名

I/O

位宽

说明

clk

I

1

系统工作时钟50M

rst_n

I

1

系统复位信号

vld_in

I

1

输入有效指示信号

a

I

26

数据a

b

I

26

数据b

add_sel

I

1

加减模式选择信号

sum

O

26

vld_out

O

1

输出有效指示信号


用户按照步骤和手册生成IP核后,根据自己的需要来配置设置便可。

Altera输入输出信号列表如下:

信号名

I/O

位宽

说明

clk

I

1

系统工作时钟50M

rst_n

I

1

系统复位信号

vld_in

I

1

输入有效指示信号

a

I

26

数据a

b

I

26

数据b

add_sel

I

1

加减模式选择信号

sum

O

26

vld_out

O

1

输出有效指示信号


用户按照步骤和手册生成IP核后,根据自己的需要来配置设置便可。


代码资料下载:http://pan.baidu.com/s/1mibRKgC


TAG: FPGA fpga IP核 verilog Verilog 加法器 明德扬 至简设计法

 

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