verilog gate

上一篇 / 下一篇  2018-08-30 12:48:19 / 个人分类:Verilog

nand #(5) (strong1, strong0) INAND0 (out, a, b)

//array of 3-state buffer
bufif0 ar[3:0] (out, in, en);

pullup (strong1) p1 (neta), p2(netb);


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  • 更新时间: 2018-08-30

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