yuedx的个人空间 https://blog.eetop.cn/317611 [收藏] [复制] [分享] [RSS]

空间首页 动态 记录 日志 相册 主题 分享 留言板 个人资料

日志

Verilog HDL 程序举例

已有 1864 次阅读| 2009-6-5 18:09 |个人分类:FPGA设计

http://www.fpga.com.cn/hdl/verilog_example.htm(一个很好的FPGA网站)

程序运行在不同软件平台可能要作一些修改,请注意阅读程序中的注释,如发现错误请来信指正或在BBS上提出。

 

基本组合逻辑功能:

双向管脚(clocked bidirectional pin)

多路选择器(MUX)

二进制到BCD码转换

二进制到格雷码转换

7段译码器

 

基本时序逻辑功能:

简单的锁存器 8位数据锁存器

12位寄存器 带load,clr等功能的寄存器

移位寄存器

各种类型计数器

基本语法:

元件例化与层次设计

 

存储器举例:

(注: 设计RAM的最好方法是利用器件厂家提供的软件自动生成RAM元件,并在程序中例化)

 

状态机举例:

一个简单的状态机

一个同步状态机

用状态机设计的交通灯控制器

数据接口

一个简单的UART

测试向量(Test Bench)和波形发生器:

加法器源程序 相应加法器的测试向量(test bench)

8bit采样sine波形发生器

 

 

 

 

返回HDL栏目


点赞

评论 (0 个评论)

facelist

您需要登录后才可以评论 登录 | 注册

  • 关注TA
  • 加好友
  • 联系TA
  • 0

    周排名
  • 0

    月排名
  • 0

    总排名
  • 0

    关注
  • 13

    粉丝
  • 1

    好友
  • 34

    获赞
  • 156

    评论
  • 4697

    访问数
关闭

站长推荐 上一条 /1 下一条

小黑屋| 关于我们| 联系我们| 在线咨询| 隐私声明| EETOP 创芯网
( 京ICP备:10050787号 京公网安备:11010502037710 )

GMT+8, 2024-3-29 10:14 , Processed in 0.024311 second(s), 14 queries , Gzip On, Redis On.

eetop公众号 创芯大讲堂 创芯人才网
返回顶部