数电里有个很重要的概念：Fan out:“一逻辑门的输出需要驱动多个等效门的输入，称输出端接的需要驱动的等效门数为扇出F”。

试想，加的负载越多，由栅电容并联组成的负载电容就增大，从而使电路延迟增大，以及电荷分配又使其输出给负载的电压降低。所以有个驱动能力问题！

这里，我们需要做的是 如何在增多负载时，仍使该线路上的延时保持基本不变，以便和其他线路上的时序关系保持同步.

这就是 我们分析和设计集成电路时的一个基本出发点。

扇出的能力主要是由管子的静态特性和动态特性来决定。

所谓的静态特性，就是前一级的管子对后级的直流电流驱动能力，而能使其稳定工作于Q点，就是其电阻性的表现，也叫DC-Load;

而动态特性是指电路对于电压切换速度方面的需求（就是高低电压互相切换的速度）。因为无论是线上还是管子本身都有一个等效的容值，这个速度就是电容的充放电时间，也就是RC常数。这时表现为容性，也叫AC-Load.当扇出数超过某个值的时候，电压的切换速度已经不能满足系统的要求（unaccepetable）（就是已经不能满足系统对频率的要求）.

静态特性与动态特性同时对管子起作用，但是一般考虑起主要作用的那个（stringent limitation prevails）.



对于TTL器件来说，一般考虑的是静态的特性，也就是有多大的电流驱动能力。

而对于Mos器件来说，如果后面驱动的也是Mos管的话，因为流过后级管子的电流就是管子的漏电流，这个电流极小，因此可以忽略不计。因而可以认为其后级的输入电阻是无穷大的，所以一般不考虑其静态特性，而考虑其动态特性，也就是电容性。（这就是李澎和odd_kylin都在解答中所提到的Mos管子一般不考虑其驱动能力的意思）



而MOS管上升与下降时间的延迟(RC常数)主要考虑两个因素：一是R,就是开门管子(ON-transistor,这个我不知道怎么表达)的等效电阻，二是C，后级的等效电容。因为组成反向器的两个MOS管在开关的时候使用不同的NP沟道，这两个沟道的阻值是不同的，因而造成了上升时间和下降时间的不同，上升时间会长一点，而下降时间会比较短。（这就是 odd_kylin解答中所说的“常见的对速度要求较高的输入都是下降沿驱动”，但是我觉得 odd_kylin的所叙述的原因还有商榷的余地，我比较认同的是书上的原因：就是NP沟道所不同的电阻造成RC常数的不同。）