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CMOS基本电路知识

热度 3已有 3518 次阅读| 2009-3-26 22:49 |个人分类:FPGA设计

CMOS 非门

　　CMOS 非门电路结构：用一个 PMOS 和一个 NMOS 组成的互补对称 MOS 构成的 CMOS 单元是目前数字技术中广泛使用单元电路。

　　　　

　　如图示 CMOS 非门电路结构，将增强型 PMOS 和 NMOS 的栅极（G）接在一起，漏极（D）也接在一起，PMOS 的源极（S）接在正的供电电源上，NMOS 的源极（S）接在地上。对 NMOS 管，当 v_DS>0，v_GS>V_tN 时，管子导通；对 PMOS 管，当 v_DS<0，v_GS<V_tP 时管子导通。信号从栅极输入，从漏极输出。输出端的电容代表了下级门对本级呈现的作用，为表现它的影响，先看电路的波形传输特性。

　　做瞬态分析（终止时间 2N，做 200 步）。

　　　　

　　观察输入和输出，看到电路实现了“反相”，还可看到，尽管输入脉冲的高低电平都是有起伏的，输出脉冲的高低电平却是平直的。
　　再看电压传输特性，做扫描分析（信号源电压由 0 变到 5，每次改变 0.02）,得到的曲线图上清楚表明，在输入电压约 2.5V 处输出发生突变，低电平很接近于 0V,而高电平很接近于 5V。

　　　　

　　电路的工作原理：读图可知，PMOS 的 v_GSP＝v_A－V_DD；NMOS 的 v_GSN＝v_A。取两个极端的情况看：
当输入电压 v_A＝0，v_GSN＝0<V_Tn，NMOS 截止；v_GSP＝v_A－V_DD＝－5<V_tp，PMOS 导通；结果输出电压 v_F＝V_DD（＝5）；当输入电压 v_A＝5，v_GSN＝5>V_Tn，NMOS 导通；v_GSP＝v_A－V_DD＝0>V_tp，PMOS 截止；结果输出电压 v_F＝0。因此，这种互补电路无论在哪一种逻辑电平，总有一个管子处于截止状态，因而电路内部的功率损耗很小。

　　CMOS 非门的逻辑电平和噪声容限

　　　　

　　如图示。依输入电压（蓝线）由小到大变化的顺序，电压传输特性曲线（紫线）可以看出：
　　在输入电压 v_A<V_IL 时，非门的输出电路处于截止区，输出电压呈现高电平，且不显著地与 v_A有关。在输入电压开始大于 v_A>V_IL 时，电路进入放大区，输出电压随 v_A的增长显著地下降。在 v_A>V_IH 时，输出电路进入饱和区，输出电压也不再显著地变化。

　　V_IF和 V_IH是输入信号使输出呈现为易于识别的逻辑电平的阈值：
　　　输入端的逻辑低电平 V_IL，约 2.5V：是输入信号低电平的最大值。
　　　输入端的逻辑高电平 V_IH，约 3V：是输入信号高电平的最小值。

　　和输入电平对应的输出电平：
　　　输出端的逻辑低电平 V_OL，约 0.3V：是输出信号低电平的最大值。
　　　输出端的逻辑高电平 V_OH，约 4V：是输出信号高电平的最小值。

　　逻辑电平给出逻辑数的定义区。按照正逻辑的规定：高于逻辑高电平的电压为 1，低于逻辑低电平的电压为 0 。在两个逻辑电平之间的区域，则是不能给出逻辑定义的放大区。
　　在信号由前级传输到下级的路程上，可能由于干扰（如电磁环境引起）而叠加上噪声（不规则的电平变化）。如果噪声的幅度不大于前级输出信号电平与次级输入逻辑电平之差，就不会因为干扰而出错。因此，可以用（V_IL－V_OL）和（V_OH－V_IH）作为度量逻辑电路抗干扰能力的参数，称为噪声容限，用公式表示：

　　　　逻辑低电平噪声容限 NML ＝ V_IL－V_OL
　　　　逻辑高电平噪声容限 NMH ＝ V_OH－V_IH

　　　　

　　当干扰信号的幅度不大于噪声容限时，次级电路就不致因有干扰而出错误。

　　　　输入信号的逻辑跨度　△V_I ＝ V_IH－V_IL
　　　　输出信号的逻辑跨度　△V_O ＝ V_OH－V_OL

　　在 V_IL 到 V_IH的区域是不能给出逻辑定义的放大区。门的电压增益绝对值可估计为：

　　　　A_V ＝ (V_OH－V_OL)／(V_IH－V_IL)

　　为使门可靠工作，必须有较高的噪声容限。为此，可用电压较高的电源，使 V_OH 有较大的值；要有较大电压增益，保持 V_IH 和 V_IL 之差只有较小的值；采用合适的电平转移电路，把输入逻辑电平转移到约为 V_OH 与 V_OL 的中值。

　　CMOS 非门的传输延迟时间

　　　　

　　作瞬态分析（终止时间 4n，200 步）从时序波形图中看到，输出信号的上升沿或下降沿都表现出传输延迟作用，称为上升延迟时间（v_PLH）和下降延迟时间（v_PHL），主要是器件的状态转换需要时间及极间电容和分布电容产生的延迟时间。
　　CMOS电路的传输延迟时间 v_PLH和 v_PHL是以输入、输出波形对应边上等于最大幅度 50％的两点间时间间隔定义的，如图示。
器件的延迟时间是一个重要的参数，在输入信号发生变化后，必须经过一段时间才能达到新状态。在这段时间中，若信号再次变化则电路不能对信号作出有效的响应。

　　CMOS 非门的功率损耗

　　当电路处于逻辑1及逻辑 0 的状态时，电路是没有功率损耗的。只在输出电压由低电平向高电平转变的过程中，PMOS 管导通，供电电源向负载电容充电而损耗功率，一个脉冲周期内只在很短的时间中消耗电能。
　　为看到供电电流的情况，在供电电源与 PMOS 的源极之间加有一个电阻值为 1 的电阻。做瞬态分析（终止时间 3N，作 300 步），记录供电电源节点、PMOS 源极、输出端的电压，在得到的曲线图上，做减法运算得出电流，可清楚看到供电电流与输出电压在时间上的关系。