PLL的设计实现

上一篇 / 下一篇  2011-01-17 22:18:50

       最近做了个比较基础的模拟PLL电路,目的就是为了用6M的始终产生48M的时钟,当时看了CMOS模拟电路书以及锁相环的设计应用与仿真,掌握了些基本结构。然后电路主要参考了附件中的一篇学位论文。其实关于模拟PLLl网上一搜有很多的,我把模拟PLL可以分为鉴频鉴相器(PFD),电流脉冲充放电电路(CP),滤波电路(LPF),压控振荡器(VCO),双端输出转单端输出和占空比调整电路,分频器这些结构。

       其中鉴频鉴相器当然你也可以只用鉴相器,但后面由于我接了Cp电路,所以采用了鉴频鉴相器,而且鉴频鉴相器的频率调节速度比较快。这种结构网上可以搜到,书上也有,所以不准备上图了。

      接下来就是Cp电路,Cp电路需要注意的地方是充放电电流需要相近,因为两者电流值越靠近,相位的比较结构越准确,否则会造成输出误差偏大。我这里采用的是镜像电流源的方法,让上下两个MOS管都镜像到一个电流偏置上面,确保电流值相近,在仿真时发现由于时钟信号的干扰,即使这样也会有些偏差,后来在输出和另一个支路上接了一个放大器,确保Cp输出电压跳变不是太大。现在还没有找到用什么方法排除其他信号的干扰,确保充放电电流一致,(见图)。

       滤波电路我采用的是RC于C并联的滤波电路,后面单个的C主要为了保持电路稳定(CMOS模拟电路书上有介绍)。

      VCO部分分为偏置电路和四级振荡电路,偏置电路主要提供两个偏置电压来控制振荡器的输出频率,偏置电路完全参考的学位论文,不过感觉他的电路少个连接,按他的搭出来后结果不对,所以自己修改了下,仿真结果与他的不一样,不过看电压的改变程度,感觉我的输出频率范围应该比他的大。后面接的就是四级振荡电路,单级振荡电路就是采用很简单的放大器,这个可以改进,不过调来调去太麻烦了,我就用了这个,下次有时间可以修改下。

       双端转单端比较简单,就不做介绍。

     调整脉冲占空比用的就是控制电源到输出的开关和地到输出的开关来实现占空比调整。

     分频器则是采用三个触发器级联,因为都是整数分频,所以结构比较简单。

     对于这个电路,前仿和后仿结果都比较不错,面积也不大。能满足24~72M的输出,误差差不多在1/16差不多,其他的就没什么了。下面贴几张仿真结果。。最后那个波形是VCO控制电压的图。

    还有频率跳变的pll输出:

 

        下次修改的方向可以有放大器修改,PLL改成频率范围可调,将PLL改成输出相位延迟可调等。

    


TAG: PLL 锁相环 振荡器 pll

引用 删除 sme-ic   /   2016-10-24 10:24:35
能上传电路参考下吗?
jason1988的个人空间 引用 删除 jason1988   /   2011-01-25 11:50:50
原帖由seawang于2011-01-24 14:55:52发表
是指由于电容的泄流,要产生48Mhz时钟时,实际上要满足的目标是45M~51M,我实测其实是47.6M~49M,所以误.

额,那就不知所云吧。。。。
seawang的个人空间 引用 删除 seawang   /   2011-01-24 14:55:52
是指由于电容的泄流,要产生48Mhz时钟时,实际上要满足的目标是45M~51M,我实测其实是47.6M~49M,所以误差我是定在1/16/。
--不知所云
jason1988的个人空间 引用 删除 jason1988   /   2011-01-21 16:48:00
原帖由qianxuan于2011-01-21 11:10:39发表
请问下你说的误差1/16是指什么?我最近也在学习pll,对cadence的pss和pnoise仿真很困惑


是指由于电容的泄流,要产生48Mhz时钟时,实际上要满足的目标是45M~51M,我实测其实是47.6M~49M,所以误差我是定在1/16/。
引用 删除 qianxuan   /   2011-01-21 11:10:39
请问下你说的误差1/16是指什么?我最近也在学习pll,对cadence的pss和pnoise仿真很困惑
 

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