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[ZZ]Tcl与Design Compiler (三)——DC综合的流程

上一篇 / 下一篇  2018-01-10 20:58:39

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1、基本流程概述中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!w2yncDc~e/WxM

首先给三个图,一个图是高层次设计的流程图

a}G|^2NIx7q0

 

`^,U/s on7?.tb0 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台CM7P&[k;P3v0xT

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Sy\/l%[ j

下面是我对这张图的理解:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台8s$Sb*t }6JV4sze

  ① 设计之前,准备好库、HDL代码的思想、约束生成;然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。

y/I+EZ&j#xUY h0

  ② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行:

C3FGn!t4s"DF-X:H0

     ·在设计开发阶段,我们使用 DC 来实现特定的设计目标(设计规则和优化约束),以及执行默认选项的初步综合.

J$BM#O d0

    ·如果设计开发结果未能在 10%的偏差范围内满足时序目标,则需要修正 HDL 代码,然后重复设计开发和功能验证的过程. 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台9NEWv!l#n

    ·在功能仿真中,通过特定的工具来确定设计是否能按如所需的功能工作.   

R/gY_b"D v8o C0

    ·如果设计未能满足功能要求,  我们必须修改设计代码以及重复设计开发和功能仿真.   继续设计开发和功能仿真直至设计功能正确及满足小于 10%偏差的时序目标. 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台_zi:bR I"i1T

  ③ 使用 DC 完成设计的综合并满足设计目标.这个过程包括三个步骤,即综合=转化+逻辑优化+映射,首先将 RTL 源代码转化为通用的布尔等式,然后设计的约束对电路进行逻辑综合和优化,使电路能满足设计的目标或者约束,最后使用目标工艺库的逻辑单元映射成门中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台"B9~ h m&tt*_L!m

级网表,在将设计综合成门级网表之后,要验证此时的设计是否满足设计目标.如果不能满足设计目标,此时需要产生及分析报告确定问题及解决问题

8TX G yh:~ ](?0

  ④当设计满足功能、时序以及其他的设计目标的时候,需要执行物理层设计最后分析物理层设计的性能,也就是使用DC的拓扑模式,加入floorplan的物理信息后进行综合分析设计的性能。如果结果未能满足设计目标,应返回第三步.如果满足设计目标,则本部分设计周期完成. 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台-uNH2R%kC

  一个图是DC在设计流程中的位置中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台$XRlP1b+_Y'd

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台lFf"^7MV

  这个图将上面的流程图细化,着重与DC的部分,描述了使用DC进行逻辑综合时要做的事,同时,也是对前面的流程图解说的图形概述。在综合的时候,首先DC的HDL compiler把HDL代码转化成DC自带的GTECH格式,然后DC的library compiler 根据标准设计约束(SDC)文件、IP-DW库、工艺库、图形库、(使用拓扑模式时,还要加入ICC生成的DEF模式,加载物理布局信息)进行时序优化、数据通路优化、功耗优化(DC的power compiler进行)、测试的综合优化(DC的DFT compiler),最后得到优化后的网表。

z'XA;s?/Jr$D0

最后一个图是,使用DC进行基本的逻辑综合的流程图与相应的命令中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台+Q\+EC,L^"mH-Z

 

X?2])QG8J4\|"m0 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 @9zE{a y9{ K

 

+{[1} C r\){0

这个图给出了使用DC进行逻辑综合时的基本步骤,我们根据这个图运行DC,下面是这个图的具体解说:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台{e0V[Yb6K X,M

  ①准备设计文件,DC 的设计输入文件一般为 HDL 文件。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 Z W5~9R"bR(ck,F

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台:i f r7F C

  ②指定库文件,需要指定的库文件包括:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 n.M8Nz{_ qu

链接库(link library) 、目标库(target library) 、符号库(symbol library)、综合库(synthetic library)

8PL5A(],I)s;Y0

  下面是库的解释,具体的解释在后面有说,这里先进行简单地概述一下:

vL]"whQT*@0

Link library & target library 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台]VS@B+J

  Link  library 和 target  library 统称为 technology  library(即工艺库,习惯称之为综合库),technology  library  由半导体制造商提供,包含相关 cell 的信息及设计约束标准,其中:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台d)pF I+L:Z

    Target library:    在门级优化及映射的时候提供生成网表的 cell,即DC 用于创建实际电路的库。

RXi[~B|}?{0

    Link library:      提供设计网表中的 cell,可以跟target_library使用同一个库,但是 DC 不用 link library中的 cell 来综合设计。

#d}2q|%J1wQ _6@0

  当 DC 读入设计时,它自动读入由 link library 变量指定的库。当连接设计时,DC 先搜寻其内存中已经有的库,然后在搜寻由 link  library 指定的库。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台1R~:mi {)D&P"w

  注:当读入的文件是门级网表时,需要把 link library 指向生成该门级网表的库文件,否则 DC 因不知道网表中门单元电路的功能而报错。 关于工艺库里面的具体内容,后面会专门进行说明。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台6Uk Oj6ypF3Z wV

  Symbol library

v I[e(n0

  Symbol library 提供 Design Vision GUI 中设计实现的图形符号,如果你使用脚本模式而不使用 GUI,此库可不指定 Symbol library中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台E3|IC}+K(lf7j#zz

  Synthetic library中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台NW.Odl#l'f'@

   即为 Designware library ,名字上翻译是综合库,但却常称之为IP库,而不是直译。特殊的 Designware library 是需要授权的(比如使用多级流水线的乘法器),默认的标准 Designware 由 DC 软件商提供,无需指定。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台|.RP,m1v*z%Aa.Um

Create_mw_lib :主要使用DC的物理综合的时候,需要生成物理库中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台hU-wx-R1N$~8D.c

  ③读入设计中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台tVDp v2J;M

设计的读入过程是将设计文件载入内存,并将其转换为 DC 的中间格式,即GTECH 格式,GTECH 格式由“soft macros”  如  adders, comparators 等组成,这些组件来自 synopsys  的 synthetic lib,每种组件具有多种结构。

7a+Z$xW/\ }c_E0

读入设计有两种实现方法实现方法:read  和  analyze & elaborate(实际上

_*w4f.tFb0

read 是 analyze  与  elaborate 的打包操作  ),下面介绍二者在使用中的区

3F"[xoA9`V0

别:

J!^a*Vb-b*c n-Y C0

 

K5`7G%c2oZ0

$BJ|(?p0q9K4o*p;]'Z0 

{*k1wgc"Z.B0

  从中可以看到,analyze & elaborate  可以自由指定设计库,并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择  analyze & elaborate 的方法读入设计。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台IO S*p7F7kO

  ④定义设计环境: 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台#Yv-dmFk

定义对象包括工艺参数(温度、电压等),I/O 端口属性(负载、驱动、扇出),

sE,})Qe#N0

统计 wire-load 模型,设计环境将影响设计综合及优化结果。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 _ER(Yih-z,HRS

  ⑤设置设计约束: 

Y0p R+e$^bV0

设计约束包括设计规则约束和优化约束,设计规则约束(design  rule中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台w2d/` dg t5q"O

constraint)由工艺库决定,在设计编译过程中必须满足,用于使电路能按功能要求正常工作。设计优化约束定义了 DC 要达到的时序和面积优化目标,该约束由用户指定,DC 在不违反设计规则约束的前提下,遵循此约束综合设计。

DrC @ wC0

  ⑥选择编译策略: 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台2S}k#RE5Z5J|

对于层次化设计,DC 中有两种编译策略供选择,分别为 top down 和 bottom 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台qF m;dG$Ru8q

up。在 top down 策略中,顶层设计和子设计在一起编译,所有的环境和约束设置针对顶层设计,虽然此种策略自动考虑到相关的内部设计,但是此种策略不适合与大型设计,因为 top down 编译策略中,所以设计必须同时驻内存,硬件资源耗费大。在 bottom up 策略中,子设计单独约束,当子设计成功编译后,被设置为 dont_touch 属性,防止在之后的编译过程中被修改,所有同层子设计编译完成后,再编译之上的父设计,直至顶层设计编译完成。Bottom  up 策略允许大规模设计,因为该策略不需要所有设计同时驻入内存。 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台];moQc,@W

  ⑦编译: 

pi8A?m0

  用 Compile 命令执行综合与优化过程,还可以利用一些选项指导编译和优化过程。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)` by g)F3C

  ⑧分析及解决设计中存在的问题 

8z.r3E fA&O0

DC  可以产生一些报告以反应设计的综合和优化结果,如:时序、面积、约束等报告,这些报告有助于分析和解决设计中存在的问题以改善综合结果,我们还可以利用 check_design 命令检验综合的设计的一致性。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台FMz @5LV*Q

  ⑨存储设计数据 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台[%d{.z5?d6fA A:E

DC 不会自动存储综合后的设计结果,因而需要在离开 DC 时手动存储设计数据。比如存储网表、延时信息等数据文件。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台V6vCF/d5qI ScM

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台_8R"vp `q1SX

2、实战

-^]2[)u/I[}"Ke0

在这里,我们将实战一下,做一下实验,让大家体验一下流程:

5q L(z |3{i5^g0

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台t6^1~y9A~5bk u4D

·首先准备好文件:

!q Qt'V{X0

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 B-B%E'Nf:G

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台#h&JF/T9IZ.zc

 

SRsYY i7c0

这个.synopsys_dc.setup文件(包含了com、dc_setup)、TOP.con文件是需要我们书写的,这里以及写好了,我们来看一下就好了。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 O6CD]N+qi(f/B"j8p

.synopsys_dc.setup的内容:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.{(]R/T Qs

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)um-`*`5Jy'~

然后我们移步到common_setup.tcl和dc_setup.tcl的内容:

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中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台hMg tk

y Yys7gN.x&Gg$D0 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 ]%{U~` x

common_setup.tcl文件定义了库的名字和名称,上面是逻辑库,下面物理库:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台0YeqQsu a5VA;S/r B

5行:定义库的搜索路径,当找不到库时,从这个路径中寻找

6Pp)f)c_s+Y!A'Tl+O;{0

8行:定义target library使用的库(注意,只是定义一个变量)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)Tp-OZP+JDY D$a

10行:定义图形库变量中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台5mJa`[%Z3w

15行:定义顶层设计库的变量名称

NmFW%o.n$i,m0

17行:定义milkyway(参考)库(的位置)

EC Ew2br ^0

19行:定义工艺库(的位置)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台]&}W[Ax5kQ

21行:定义寄生参数库(的位置)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Ec&e$[#uI&H I{

23行:定义工艺库和寄生参数库的映射关系库(的位置)

]Qi _o F.^7Q2eZ0

dc_setup.tcl的内容:

'^b{y\Y1I1~0

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台$gG.y+x6r;mc

O&t0b'm&q/M,RF0 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 Hlv`E

dc_setup.tcl文件就是指定库了,而不是单单地定义了,ser_app_var是定义DC内部变量,4~7这是指定搜索路径个各种库的路径和名称

7\!N b2S{pl$B~0

下面的物理库设置中:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台}IpJz2[O

13行:指定milkyway(参考)库的名称中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台'jYGBelZ

14行:指定当前设计的库的名称

!w&] dcqC0u8Quy e3v0

16行:创建milkyway库,格式如图上面,需要工艺库、参考、当前设计库中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台kJG8})oR:B:h5[

19行:打开当前的设计库

,P"LHM%i |:U0

20行:加载寄生参数(库)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台0f8I4Vzgm:M

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 Z,XSsHsa DF

·启动DC中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台7I{?'@q8F

  这里是流程演示,因此我们使用图形化的方式启动:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台+y%|lYv r?

   design_vision -topo

_-am:k8P]WY(`0

·读入设计前的检查

xn7MXe;Q,z??"H0

  -->检查库是否正确设置:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台G*l2s-PJA8y/Rf

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台qRs;mS e

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台6H M](IG[D!PJ

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台1l]z R]/} c

 

.lI:{a0D(f0

  -->检查逻辑库和物理课的一致性:

4p L5rV:U9P#mv'^Ml q0

  Check_library中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 ZHS3Zgt!NK

  检查可能不会通过,结果不影响综合的话,可以忽略

r4VE*SRNa+\0

 

%?7H d8x `4}5y0

  -->检查寄生参数文件和工艺库文件的一致性:(物理综合的时候需要检查)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Q&G)xr@&v3lTans

  check_tlu_plus_files

%?8Yv+e!a0

  通过的话会有三个passed

-uX o~4cF0

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台m7\L8X)E

·读入设计和查看设计

!s4m(^ p4v6{h0

  -->读入设计:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台9l5Nb*_9~R:a

  read_file   -format   verilog   ./rtl/TOP.v

D?+Zh6a8yM+l#p0

  用法如下所示:

O-r9c5|1kz0

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 j QE1Q&W q*dg9Z3M+x-i

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台IPMXva/aS

 

!o/lq-m7igm0

 

V,Np'Yjf/e5B0

  -->设置当前设计

0ubE|Lq0

  要综合哪个模块,就把哪个模块设置为当前设计;中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台r(Qc4Q3\)e

  查看当前设计:current_design中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台,Y#O)JA!sz*d@Q C

   中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Moe)qI x$J

,^#B |W;U X;q)W\0 

bv he7Dru7ti#^0

  设置当前设计:current_design TOP中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 e1x9c^mTu

 

-iyUa V cQS0

  -->link设计

V+C9ki T)@ Ui2A]0

  Link设计,查看当前要综合的设计是否缺少子模块:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台"_ }j+Po+{ H

  link中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台,I!v'os3]f

  返回值是1,说明子模块完整中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Bh1q?8?t

 

O/v\(Z\4B0

  -->以ddc的格式保存未映射的设计(注意需要先创建unmapped文件夹):中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Z)UR+n(|.z0E

  Write  -hierarchy  -f  ddc  -out  unmapped/TOP.ddc中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台,OQ6TA/I*C$d

  我们可以看看write的用法:

6Nd}*whX_"Tt0

   中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台%r"S)vm6p:Z!g'|

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台h}6ib1w

 

v:dv Kv1V&? WW0

  -->查看内存中的设计和库:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台[IL4F1g

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台1TX!Lyc'r;j/M

*[/Uzr%y:g U K0 

hzl%x|Q0

  带*的设计为当前设计,要综合哪个模块就current_design哪个设计

P/Q"yckE0

  然后list_libs是查看库和库的路径,这个命令也可以检查是否读入了对应的库中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台2Pga'?4T SV

 

#T_ uv7p{?-~0

·约束设计(也就是上面流程图中的各种set)

dbZH3q-S ~n0

我们通过执行约束文件来约束设计:

0p }-eN3H_0

source TOP.con中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台c G8^%AU{0p

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.b}(?&rS(P f.L

中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台~ X`:eD@F\ Nl!j/jV|

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台3`(X/sgO y c

其他选项我们在后面会叙述,我们这里只说一下5行的reset_design,这个就是剔除之前所有的约束,防止影响下面的约束。

v OE _k&dB4Y'k @n*_4J0

 

%r6E(~4|N Md;j0

·进行综合

'sG(u1hys5j;a$U0

Compiler_ultra(这是在拓扑模式下进行综合的命令)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台x{&Sb3L C[g

 

2l%O(ru0^0m4I0

·综合后的检查(检查不通过的需要优化,这里只作为一般流程,没有进行优化)

+@\-|'j%Lg}0

report_constraint -all  (查看是否违规)

\2c(o[ \BI0

report_timing (查看时序报告)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台J.c;t B8I

report_are (查看面积情况)

\w1L-d|.A8z0

 

H,oHlO`/m1O)uh0

·保存综合后的设计(注意先创建mapped这个文件夹)

D2X E sybv.E0

write -hierarchy -format ddc -output ./mapped/TOP.ddc中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 y3_\{pDT5YK

 中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台,~ i!g1D w

总结,大概的流程为:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 S3Y5Hs'^z;~Q!T

准备好文件 ——>启动DC ——>读入设计前的检查——>读入设计和查看设计——>约束设计——>综合——>综合后检查(与优化)——>保存优化后的设计

S6k VXc7_O"]*D Z0

TAG: Compiler compiler design Design DESIGN

 

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