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[ZZ]Tcl与Design Compiler (三)——DC综合的流程

上一篇 / 下一篇  2018-01-10 20:58:39

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^p!a&R5\6ci(p\-D0http://www.cnblogs.com/IClearner/
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1、基本流程概述

$L-ydM:x0

首先给三个图,一个图是高层次设计的流程图

I+~ y @b n|x0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台j S'au,nf"R*e

"Ma(j Na6RO.SS0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台f|,v4X7x1jUt

下面是我对这张图的理解:

;s*e(N%Q`\0

  ① 设计之前,准备好库、HDL代码的思想、约束生成;然后根据设计思想用 RTL 源码详细地、完整地为设计建立模型、定义设计中寄存器结构和数目、定义设计中的组合电路功能、定义设计中寄存器时钟等等的设计规格和实现。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台*k*hu$W|E2DX

  ② 完成 RTL 源码设计之后,应让设计开发与功能仿真并行进行:

0Md s%~-G P&sZY0

     ·在设计开发阶段,我们使用 DC 来实现特定的设计目标(设计规则和优化约束),以及执行默认选项的初步综合. ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台5|:WY:sE1b8BF

    ·如果设计开发结果未能在 10%的偏差范围内满足时序目标,则需要修正 HDL 代码,然后重复设计开发和功能验证的过程.

Wp|-Js K!T"`#j0

    ·在功能仿真中,通过特定的工具来确定设计是否能按如所需的功能工作.   ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台e%W%j8[ B*X ]+@

    ·如果设计未能满足功能要求,  我们必须修改设计代码以及重复设计开发和功能仿真.   继续设计开发和功能仿真直至设计功能正确及满足小于 10%偏差的时序目标.

@ } Y0~K0

  ③ 使用 DC 完成设计的综合并满足设计目标.这个过程包括三个步骤,即综合=转化+逻辑优化+映射,首先将 RTL 源代码转化为通用的布尔等式,然后设计的约束对电路进行逻辑综合和优化,使电路能满足设计的目标或者约束,最后使用目标工艺库的逻辑单元映射成门

R4d2J/{f2U%]y)|0

级网表,在将设计综合成门级网表之后,要验证此时的设计是否满足设计目标.如果不能满足设计目标,此时需要产生及分析报告确定问题及解决问题

jGB GC)H3RX-U3d@0

  ④当设计满足功能、时序以及其他的设计目标的时候,需要执行物理层设计最后分析物理层设计的性能,也就是使用DC的拓扑模式,加入floorplan的物理信息后进行综合分析设计的性能。如果结果未能满足设计目标,应返回第三步.如果满足设计目标,则本部分设计周期完成.

!Q ?/l$\?#h&} K s0

  一个图是DC在设计流程中的位置ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台:}[L/uno$M[

 

F{6K0G p5Ec6{5\0

  这个图将上面的流程图细化,着重与DC的部分,描述了使用DC进行逻辑综合时要做的事,同时,也是对前面的流程图解说的图形概述。在综合的时候,首先DC的HDL compiler把HDL代码转化成DC自带的GTECH格式,然后DC的library compiler 根据标准设计约束(SDC)文件、IP-DW库、工艺库、图形库、(使用拓扑模式时,还要加入ICC生成的DEF模式,加载物理布局信息)进行时序优化、数据通路优化、功耗优化(DC的power compiler进行)、测试的综合优化(DC的DFT compiler),最后得到优化后的网表。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!CRM&?q8J)la

最后一个图是,使用DC进行基本的逻辑综合的流程图与相应的命令ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台&K^P1F,R*].I"l

 

s5c:|h~0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台g-S}r+u*s`t

 

Q1}6A$Jw%C0O3t6e0

这个图给出了使用DC进行逻辑综合时的基本步骤,我们根据这个图运行DC,下面是这个图的具体解说:

9FE| { HcrxI0

  ①准备设计文件,DC 的设计输入文件一般为 HDL 文件。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台bisQ#~J T7N0d

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台CH![KlE`V

  ②指定库文件,需要指定的库文件包括:

9K2Hq1Nr0

链接库(link library) 、目标库(target library) 、符号库(symbol library)、综合库(synthetic library)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台fpt;f w6rOiC?

  下面是库的解释,具体的解释在后面有说,这里先进行简单地概述一下:

9EW'p5|u}ti{0

Link library & target library ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台8?9G#uc5EiP

  Link  library 和 target  library 统称为 technology  library(即工艺库,习惯称之为综合库),technology  library  由半导体制造商提供,包含相关 cell 的信息及设计约束标准,其中:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台5e]se?

    Target library:    在门级优化及映射的时候提供生成网表的 cell,即DC 用于创建实际电路的库。

*xl%[&aH#zN0

    Link library:      提供设计网表中的 cell,可以跟target_library使用同一个库,但是 DC 不用 link library中的 cell 来综合设计。

{@ | kV)`#i aJ0

  当 DC 读入设计时,它自动读入由 link library 变量指定的库。当连接设计时,DC 先搜寻其内存中已经有的库,然后在搜寻由 link  library 指定的库。

Y*u&E#[3}0

  注:当读入的文件是门级网表时,需要把 link library 指向生成该门级网表的库文件,否则 DC 因不知道网表中门单元电路的功能而报错。 关于工艺库里面的具体内容,后面会专门进行说明。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台8iZI{*[ a*U

  Symbol library

JUi%a k5R0

  Symbol library 提供 Design Vision GUI 中设计实现的图形符号,如果你使用脚本模式而不使用 GUI,此库可不指定 Symbol libraryET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台0K"h2DL ^

  Synthetic library

n_6pJ h4D3I0

   即为 Designware library ,名字上翻译是综合库,但却常称之为IP库,而不是直译。特殊的 Designware library 是需要授权的(比如使用多级流水线的乘法器),默认的标准 Designware 由 DC 软件商提供,无需指定。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台4cK7vE pV%f

Create_mw_lib :主要使用DC的物理综合的时候,需要生成物理库ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台B'dn:Yud k

  ③读入设计

q1ISRa#MM{0

设计的读入过程是将设计文件载入内存,并将其转换为 DC 的中间格式,即GTECH 格式,GTECH 格式由“soft macros”  如  adders, comparators 等组成,这些组件来自 synopsys  的 synthetic lib,每种组件具有多种结构。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台4qvN9xi&e M

读入设计有两种实现方法实现方法:read  和  analyze & elaborate(实际上

-],s5O+p1RK)qPc&K0

read 是 analyze  与  elaborate 的打包操作  ),下面介绍二者在使用中的区

+?9Oa[ CY~7hp0

别:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.[&m9Xzc f@-[

 

B[ k8Kk$h|r0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台al,[*A1M],w)o

 

$d/s b5d [0

  从中可以看到,analyze & elaborate  可以自由指定设计库,并生成 GTECH中间文件前生成.syn 文件存储于 work 目录下,便于下次 elaborate 节省时间,我们一般选择  analyze & elaborate 的方法读入设计。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 R"s8rybh}w

  ④定义设计环境: 

c#uT9ZI+x4A.t0

定义对象包括工艺参数(温度、电压等),I/O 端口属性(负载、驱动、扇出),ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台JY0y a&K+V \7EP

统计 wire-load 模型,设计环境将影响设计综合及优化结果。

-u)? q:OJ4{k0

  ⑤设置设计约束: ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台']O gv;dW,U)uE

设计约束包括设计规则约束和优化约束,设计规则约束(design  ruleET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 D){tF m6A8Hbz6NX)X

constraint)由工艺库决定,在设计编译过程中必须满足,用于使电路能按功能要求正常工作。设计优化约束定义了 DC 要达到的时序和面积优化目标,该约束由用户指定,DC 在不违反设计规则约束的前提下,遵循此约束综合设计。

-t(dgV:c/_;B2T0

  ⑥选择编译策略: 

_9DO"}(Ww{])\0

对于层次化设计,DC 中有两种编译策略供选择,分别为 top down 和 bottom ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台#M"Z I9G|P{

up。在 top down 策略中,顶层设计和子设计在一起编译,所有的环境和约束设置针对顶层设计,虽然此种策略自动考虑到相关的内部设计,但是此种策略不适合与大型设计,因为 top down 编译策略中,所以设计必须同时驻内存,硬件资源耗费大。在 bottom up 策略中,子设计单独约束,当子设计成功编译后,被设置为 dont_touch 属性,防止在之后的编译过程中被修改,所有同层子设计编译完成后,再编译之上的父设计,直至顶层设计编译完成。Bottom  up 策略允许大规模设计,因为该策略不需要所有设计同时驻入内存。 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Nz3J/Nu3F

  ⑦编译: ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台w [7d1V/b/m'b

  用 Compile 命令执行综合与优化过程,还可以利用一些选项指导编译和优化过程。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台?1x(L'X} |^0\

  ⑧分析及解决设计中存在的问题 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台N'WZ:}J t:N

DC  可以产生一些报告以反应设计的综合和优化结果,如:时序、面积、约束等报告,这些报告有助于分析和解决设计中存在的问题以改善综合结果,我们还可以利用 check_design 命令检验综合的设计的一致性。ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;M(B2XHM1o

  ⑨存储设计数据 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台2C#kS*AM0rN6oSj

DC 不会自动存储综合后的设计结果,因而需要在离开 DC 时手动存储设计数据。比如存储网表、延时信息等数据文件。

U6e(J\:SU\3O0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)P9| c0bOh

2、实战

o+r&Pc`0

在这里,我们将实战一下,做一下实验,让大家体验一下流程:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台`8h~"E V'x

 

+S}H]$uP k0

·首先准备好文件:

+MC4h/lm+l|{/Y*h0

 

1mq7J3yr^0

I F1m3pA.t:BKS0 

C)WH B9[0

这个.synopsys_dc.setup文件(包含了com、dc_setup)、TOP.con文件是需要我们书写的,这里以及写好了,我们来看一下就好了。

;Fpg HzE;F0

.synopsys_dc.setup的内容:

v-{-q${c0

 

0|kQ2sv#],r'O0

然后我们移步到common_setup.tcl和dc_setup.tcl的内容:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台N!U8ZX!B Gs

ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.]C U:S b,`k X;Y ?

ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!Bu[Gv(h%n

 

D.L2I J;_Jry0y*\0

common_setup.tcl文件定义了库的名字和名称,上面是逻辑库,下面物理库:

M&{(b1~5Z4^:U0

5行:定义库的搜索路径,当找不到库时,从这个路径中寻找

[_fL2N%SYw0

8行:定义target library使用的库(注意,只是定义一个变量)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台9`6Qv5a\/i dp

10行:定义图形库变量

!Pq'[ q-OEt0

15行:定义顶层设计库的变量名称

@1Y w ts'L!RjB0

17行:定义milkyway(参考)库(的位置)

pt#iRk.g0

19行:定义工艺库(的位置)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台-L2hu w {9t`

21行:定义寄生参数库(的位置)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台M-ng mj

23行:定义工艺库和寄生参数库的映射关系库(的位置)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台/c7b.e pqv

dc_setup.tcl的内容:

Ug H"L!z cEh I9b)r0

\w]9j!cx5h U\"X1W0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台/ni8y%_cC1o7`FH2M3X

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 y._Un`x)t.l~Fs

dc_setup.tcl文件就是指定库了,而不是单单地定义了,ser_app_var是定义DC内部变量,4~7这是指定搜索路径个各种库的路径和名称ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台iL2KxaQV%|Y`9s\

下面的物理库设置中:

Hk*s(u{,o0

13行:指定milkyway(参考)库的名称

WE6C@ aw/hQ QY0

14行:指定当前设计的库的名称

k(Y0[-@\S_T"Zq0

16行:创建milkyway库,格式如图上面,需要工艺库、参考、当前设计库ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台qN'@0MG

19行:打开当前的设计库

8v8b([4Z {5]#i'E0

20行:加载寄生参数(库)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台x%E0B ~yvgHk

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台`X&@0AG5Zr^3s2\,a

·启动DCET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台+pk-s d |:{ XH

  这里是流程演示,因此我们使用图形化的方式启动:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台2C2gfP-z;}

   design_vision -topo

I y gf0aM0

·读入设计前的检查

(^ @ JY}[ sxxn0

  -->检查库是否正确设置:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 ?psb O*U

 

(A| R(Epe}0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台9`Us.w(d

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台,H#jCtVG`1ai j

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 l#}(D2DyL"wb aA9T

  -->检查逻辑库和物理课的一致性:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台l;N8c%v1PP'q

  Check_libraryET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.h+WXR~6c

  检查可能不会通过,结果不影响综合的话,可以忽略ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 T0pqo]M&_2Xb

 

]'E7W$ZN'^ E\*Ae0

  -->检查寄生参数文件和工艺库文件的一致性:(物理综合的时候需要检查)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台/P/Y` z6~;f

  check_tlu_plus_filesET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台6qi.Y#{6W ?L

  通过的话会有三个passed

.fsAN Jw2C0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台7dMeq By

·读入设计和查看设计ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台S8|D1Y;z

  -->读入设计:

*HBbFOW8L/x0

  read_file   -format   verilog   ./rtl/TOP.v

'F0GxOf$|c&U\0

  用法如下所示:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 m\_1s6R

 

;xq2_ EU0e kE5o6_-s0

]'sU'y+`MH0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台LNQ4ZS9I@%e

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台.y/L7lV-r

  -->设置当前设计

0B\)@:J"v0

  要综合哪个模块,就把哪个模块设置为当前设计;ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 r{A w-sPb-D

  查看当前设计:current_design

V(b/NR"|u\0

   ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台aV4Z6A2qW,V

ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台M}:W0cB

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台q I1ZM#Ugd"Jw6P

  设置当前设计:current_design TOP

9L Nu6r)e0

 

C1o9S6y(Pxe3X0

  -->link设计

X,Z2M!F c {2X0

  Link设计,查看当前要综合的设计是否缺少子模块:

(l6C7Xwih Z0

  linkET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;[ d$E3Gi7wQ

  返回值是1,说明子模块完整

&vpx KS l'{0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台(yy{OH\

  -->以ddc的格式保存未映射的设计(注意需要先创建unmapped文件夹):ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)k;Lj4_D9x;A

  Write  -hierarchy  -f  ddc  -out  unmapped/TOP.ddcET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 teX'Ma

  我们可以看看write的用法:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!zT0rZ2Xh2Zf"[%i

   ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台(c$O$s![)[+f@

/P;D? Yw'YB0 

0kx3t~M#I$i0

  -->查看内存中的设计和库:

OV$gQ0HEQ1ZV0

Q-}I2Mgi1g0 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台/wqq*C%V} F1EW

 

!v&d7Z(hi&\m$g'E0

  带*的设计为当前设计,要综合哪个模块就current_design哪个设计ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 w9{hYU

  然后list_libs是查看库和库的路径,这个命令也可以检查是否读入了对应的库ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台W$k4[k0k9_5Y

 

(ceO6{*J*LgU%HJ2Y0

·约束设计(也就是上面流程图中的各种set)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台%{T;v&Up:a

我们通过执行约束文件来约束设计:

)f+Q-m&I#c y0

source TOP.con

l&\9JFW2Z'`0

h5_4A;y_0

7g$hV+b:_R0 

+?*w%FYSjS0

其他选项我们在后面会叙述,我们这里只说一下5行的reset_design,这个就是剔除之前所有的约束,防止影响下面的约束。

*C0[_4F9F:r0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台s}_uzH0}9g5N

·进行综合ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)o5i ^F c&M-Q5?S

Compiler_ultra(这是在拓扑模式下进行综合的命令)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台C c Az-Z

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 _ A2av9pj

·综合后的检查(检查不通过的需要优化,这里只作为一般流程,没有进行优化)

%zb,TxD0

report_constraint -all  (查看是否违规)

%W3`1x1F!^9F0

report_timing (查看时序报告)ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台3V4j2ad7DW

report_are (查看面积情况)

fa"j6U6e0

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台z;[W#P.B5MBcyqR

·保存综合后的设计(注意先创建mapped这个文件夹)

9WLx#FD:\5Wa$i0

write -hierarchy -format ddc -output ./mapped/TOP.ddcET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台9t:M3]N9Wj

 ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台5uw@ S sr:O3S

总结,大概的流程为:ET创芯网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台?^}NbW U;K

准备好文件 ——>启动DC ——>读入设计前的检查——>读入设计和查看设计——>约束设计——>综合——>综合后检查(与优化)——>保存优化后的设计

K3g"zi}6b0

TAG: Compiler compiler design Design DESIGN

 

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