记忆斗不过时间 随手记~~

[ZZ]layout布线经验总结

上一篇 / 下一篇  2017-04-06 22:35:46 / 个人分类:Layout

有些内容比较old。
{|R.x*xuG0-------------------------------------------------------中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 v?"H8j;_5Se+J8V
布线前的准备:
H_$J1U@E)a&O0 1        查看捕捉点设置是否正确.08工艺为0.1,06工艺为0.05,05工艺为0.025.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台R Q%H*ku]!k0|
2        Cell名称不能以数字开头.否则无法做DRACULA检查.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台[ @q/e(^
3        布局前考虑好出PIN的方向和位置中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台8RrR5ol
4        布局前分析电路,完成同一功能的MOS管画在一起
U@7j;| o;a0j M0 5        对两层金属走向预先订好。一个图中栅的走向尽量一致,不要有横有竖。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台B3\)W^`
6        对pin分类,vdd,vddx注意不要混淆,不同电位(衬底接不同电压)的n井分开.混合信号的电路尤其注意这点.
!~8PpwrJs?{0 7        在正确的路径下(一般是进到~/opus)打开icfb.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台$X.D]KVe
8        更改cell时查看路径,一定要在正确的library下更改,以防copy过来的cell是在其他的library下,被改错.
/{fl8qF$T_t }0 9        将不同电位的N井找出来.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台-k5A;V,I+oC3EE

R|0?;BP0 布局时注意:中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台u5M o.p:Nol5n
10        更改原理图后一定记得check and save
gltL0l0v^;XnP0 11        完成每个cell后要归原点中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台8|d%X'w9b@/X*Pf
12        DEVICE的 个数 是否和原理图一至(有并联的管子时注意);各DEVICE的尺寸是否和原理图一至。一般在拿到原理图之后,会对布局有大概的规划,先画DEVICE,(DIVECE之间不必用最小间距,根据经验考虑连线空间留出空隙)再连线。画DEVICE后从EXTRACTED中看参数检验对错。对每个device器件的各端从什么方向,什么位置与其他物体连线 必须 先有考虑(与经验及floorplan的水平有关).中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台a,cR"]7di;@
13        如果一个cell调用其它cell,被调用的cell的vssx,vddx,vssb,vddb如果没有和外层cell连起来,要打上PIN,否则通不过diva检查.尽量在布局低层cell时就连起来。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台-e[R {)Ut$ae%lU
14        尽量用最上层金属接出PIN。
7y'p5c'c4o!Z UC0 15        接出去的线拉到cell边缘,布局时记得留出走线空间.
2zPCOL j.VKfq0 16        金属连线不宜过长;中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 o,^v t R1}9uR
17        电容一般最后画,在空档处拼凑。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台xa&Sh4lk-|
18        小尺寸的mos管孔可以少打一点.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台QeH5S&o_"b? d
19        LABEL标识元件时不要用y0层,mapfile不认。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台$X:RD"i,zUW
20        管子的沟道上尽量不要走线;M2的影响比M1小.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;TQX%Fv4D
21        电容上下级板的电压注意要均匀分布;电容的长宽不宜相差过大。可以多个电阻并联.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!_!Sn z{BAb
22        多晶硅栅不能两端都打孔连接金属。
+F/_.? f p`O F0 23        栅上的孔最好打在栅的中间位置.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 N,Y-Y/Er%L
24        U形的mos管用整片方形的栅覆盖diff层,不要用layer generation的方法生成U形栅.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台4KPN6W2N)f8O
25        一般打孔最少打两个中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台mdL;_,O2GNH
26        Contact面积允许的情况下,能打越多越好,尤其是input/output部分,因为电流较大.但如果contact阻值远大于diffusion则不适用.传导线越宽越好,因为可以减少电阻值,但也增加了电容值.
E1F|!e zK0 27        薄氧化层是否有对应的植入层中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Z-NQ0g&T6o4DC
28        金属连接孔可以嵌在diffusion的孔中间.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;O_X4y7}hwI%k!M&q
29        两段金属连接处重叠的地方注意金属线最小宽度
#F+]x,t-ih4Q0 30        连线接头处一定要重叠,画的时候将该区域放大可避免此错误。
2SN,lxz^n0 31        摆放各个小CELL时注意不要挤得太近,没有留出走线空间。最后线只能从DEVICE上跨过去。
3e;c]5_ E'`H$N0 32        Text2,y0层只是用来做检查或标志用,不用于光刻制造.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台w_6r{X'j*c lb({+V
33        芯片内部的电源线/地线和ESD上的电源线/地线分开接;数模信号的电源线/地线分开。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台!DEQX"?%s#_ _U)~$u
34        Pad的pass窗口的尺寸画成整数90um.
X1B9V$aiL0 35        连接Esd电路的线不能断,如果改变走向不要换金属层中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Wm8L \f6n%?
36        Esd电路中无VDDX,VSSX,是VDDB,VSSB.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台n;H~\"aV4o;_
37        PAD和ESD最好使用M1连接,宽度不小于20um;使用M2连接时,pad上不用打VIA孔,在ESD电路上打。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;ST [6K y)uk~,e*R0D8~
38        PAD与芯片内部cell的连线要从ESD电路上接过去。
OB?-u(F'i4l0 39        Esd电路的SOURCE放两边,DRAIN放中间。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台R*I(?:F7R/x3q
40        ESD的D端的孔到poly的间距为4,S端到poly的间距为^+0.2.防止大电流从D端进来时影响poly.
r$x&e\x0OuH0 41        ESD的pmos管与其他ESD或POWER的nmos管至少相距70um以上。
3?MF*wW0 42        大尺寸的pmos/nmos与其他nmos/pmos(非powermos和ESD)的间距不够70um时,但最好不要小于50um,中间加NWELL,打上NTAP.
2N@fo z w/L0 43        NWELL和PTAP的隔离效果有什么不同?NWELL较深,效果较好.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台G }r_^0a?
44        只有esd电路中的管子才可以用2*2um的孔.怎么判断ESD电路?上拉P管的D/G均接VDD,S接PAD;下拉N管的G/S接VSS,D接PAD.P/N管起二极管的作用.
h(mm](?h!hmvM0 45        摆放ESD时nmos摆在最外缘,pmos在内.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台` L kn$N
46        关于匹配电路,放大电路不需要和下面的电流源匹配。什么是匹配?使需要匹配的管子所处的光刻环境一样。 匹配分为横向,纵向,和中心匹配。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台#N(Vgq1|;Y wi
1221为纵向匹配,12为中心匹配(把上方1转到下方1时,上方2也达到下方2位置)
(Loa6]z0H[go?"O0                  21
'TX_Y Nu4txm0 中心匹配最佳。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台+vF r0\8V2Lx
47        尺寸非常小的匹配管子对匹配画法要求不严格.4个以上的匹配管子,局部和整体都匹配的匹配方式最佳.
o Z2O(tD8I Q u0 48        在匹配电路的mos管左右画上dummy,用poly,poly的尺寸与管子尺寸一样,dummy与相邻的第一个poly gate的间距等于poly gate之间的间距.
8Yqp8yFvHz0 49        电阻的匹配,例如1,2两电阻需要匹配,仍是1221等方法。电阻dummy两头接地vssx。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台7snM Wz
50        Via不要打在电阻体,电容(poly)边缘上面.
n%d2N WN;N6h0L0 51        05工艺中resistor层只是做检查用
g`U cg7W:H'y5S,O0 52        电阻连线处孔越多,各个VIA孔的电阻是并联关系,孔形成的电阻变小.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台JG6A AbrA Y
53        电阻的dummy是保证处于边缘的电阻与其他电阻蚀刻环境一样.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 a5r7SWnK%Bf
54        电容的匹配,值,接线,位置的匹配。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台;w5iSWz5b1l8v"F
55        电阻连接fuse的pad的连线要稍宽,因为通过的电流较大.fuse的容丝用最上层金属.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台$A-b,V6k&pFk
56        关于powermos中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台] \Q6_:X&I4a'q8b
①        powermos一般接pin,要用足够宽的金属线接,
GF T9Pk5k,M0 ②        几种缩小面积的画法。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台b;o/n#P~_A
③        栅的间距?无要求。栅的长度不能超过100um
,S g,l3A8Ml-u.w0q0 57        Power mos要考虑瞬时大电流通过的情况,保证电流到达各处的路径的电阻相差不大.(适应所有存在大电流通过的情况).
!soCi~SLdA0 58        金属层dummy要和金属走向一致,即如果M2横走,M2的dummy也是横走向
;ui1euG9pY%XgN0 59        低层cell的pin,label等要整齐,and不要删掉以备后用.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台Bl;i]6g'[xxe
60        匹配电路的栅如果横走,之间连接用的金属线会是竖走,用金属一层,和规定的金属走向一致。中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台 lC(WzyMf
61        不同宽度金属连接的影响?整个layout面积较大时影响可忽略.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台)ugy!K^^Q
62        输出端节电容要小.多个管子并联,有一端是输出时注意做到这点.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台%i3` mYl ]|Q4P(g;y:X
63        做DRACULA检查时,如果先运行drc,drc检查没有完毕时做了lvs检查,那么drc检查的每一步会比lvs检查的每一步快;反之,lvs会比drc快.中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台4g X&ml+t'D+I
64        最终DRACULA通过之后在layout图中空隙处加上ptap,先用thin-oxid将空隙处填满,再打上孔,金属宽度不要超过10,即一行最多8个孔(06工艺)中国电子顶级开发网(EETOP)-电子设计论坛、博客、超人气的电子工程师资料分享平台2DxC B|9P
65        为防止信号串扰,在两电路间加上PTAP,此PTAP单独连接VSS PAD.
l"t|%M/w{4I0 66        金属上走过的电压很大时,为避免尖角放电,拐角处用斜角,不能走90度度的直角.
#G9jf_X\!m+q0 67        如果w=20,可画成两个w=10mos管并联
;D a1z!B sD,]:O7x0 68        并联的管子共用端为S端,或D端;串联的管子共用端为s/d端.

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