31号早上,老韩推送了一篇eetop公众号的文章,名字一看咋么这么熟悉《一个“小白”的PLL学习实录--锁相环从入门到进阶到‘放弃’(更新版)》。定住三秒后,马上点开看了文章的第一段,我的天,我在eetop论坛的帖子被顶到公众号里来了。说实话,我看到推送面的图片,我就想,这回是丢脸丢到全 ...
环路中积分器 ( 也就是原点处的极点 ) 的个数代表了类型,如有环路滤波器中和 VCO 中各有一个积分器,则称为 2 类 pll 。 传递函数的分母多项式中的次幂代表了 pll 的阶数。 在 1 型 pll 中,往往是 PD+LPF+VCO 的结构,而且,其中的 LPF 单元是一阶低通滤波器 (RC 串 ...
似乎自己已经忘了还有eetop的博客这个东西了,此前好久都没有更新这里的内容了,说什么都是借口。哈哈。这段时间可以好好整理,好好写一写了,正好马上就要找工作了,在这里把以前的东西都整理整理,不求温故而知新,只希望能融汇贯通一些以前学的内容。接下来的一些博客还是逐个击破式的针对复习遇到的问题。并不打算系统 ...
上一篇博客是3月3号记录的,今天是3月20号,两周多的时间,前一周把vco重新调整了一下,改善宽长比,增大负阻,为的是去掉理想的噪声源(用电流源或电压源模拟的),取而代之,将vdd设置为阶跃信号,考察vco起振条件,发现起振更难了,因此重新调整宽长比。让16条频带都能起振。可是加了负载和更换工艺库后,发现又有一些频 ...
距离上一篇日志已经是快三个月前了。也就是从上一篇日志写完开始做AFC的,除去中间过年休息了1个多月,在AFC上花了接近两个月的时间,我擦,这也太多了吧。现在终于算告一段落了。开始电路的后仿阶段,首先把VCO搞定再说吧,这次流片的重点也是VCO。而VCO上的还有很多工作要做。考虑用一下LDO ...
自从 2016.06.26 在 eetop 上发了《锁相环从入门到进阶到放弃》的帖子至此已经约五个半月了,也就是从那个时刻开始着手进入锁相环的学习环节。当然在这五个半月中间,除去暑假回家和 出差等等一个半月 ,总共在这个项目中投入了 4 个月,完成了第一阶段 - ...
前天把Divider的电路设计完,替代了原本VerilogA模块,跑了一下环路,结果很意外,直接就锁定了。之后改变分频比,出现了不能锁定的现象,马上根据问题解决了多模分频器的一个bug。比预想的情况还是好很多,原本以为替换完电路之后,要花个好几天来调试电路才能锁定。没想到不需要怎么调试电路。这说明了建模真的很重要啊! ...
采用CML(current mode logic)结构设计的PFD,也就是SCL(source coupled logic)结构,出现复位问题 从仿真波形可以看出,鉴相的功能是存在的,但是在鉴相后,也就是两个dff都为高电平,复位信号拉高,复位之后又开始信号振荡,是因为延迟问题带来的吗? ...
前面看书在OneNote上记的笔记,现在也同步上来 基本原理: 1 、具有负反馈性质的放大器,而放大倍数 ------ 放大器增益≥ 1. 2 、反馈回来的信号相位相反 ----- 负反馈。 3 、输入信号与反馈信号相位相反,两者相减得到幅值更大的信号,此信号再次进行放大。 4 ...
上一篇出现了频率缩水的问题,主要是因为对管的寄生电容的影响,因此重新设计电容阵列,方法 1:原来的电容阵列是以600M的调频范围去设计的,最后仿真得到的调频范围只有360M,因此增大设计冗余度,以1G的调频范围来计算出新的电容阵列值,最后仿真得到的调频范围为480M。依旧不满足600M的要求; 方法 2:仍然按 ...
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