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From Cadence Custom IC Design Forums =======================Question========================== if i descend into an schematic hirarchy using Shift-E , an popup apears ... i can choose view wher to open. i don't want to be asked. I want to set it somewhere and never ever asked again ... ===== ...
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当VBPX=VBP0时,会有一个奇怪的pole-zero pair,对AC特性有很大影响。特别是P3/P4的面积很大时。估计是通过P3/P4的CGD coupling到VBP0,组成了一个loop。 原来在做cascode OP时,cascode管的Gate的decoupling电容不够大,也会影响AC特性。 另外,CHOP开关的阻抗和寄生也会对stb产生影响。接成具体integrator或clos ...
天气 : 阴雨 心情 : 平静 一年多前设计的一个10bit 100kSPS SAR ADC,是作为练手的第一个ADC,测试结果只能算是符合SPEC。最近跟别人交流Redundancy SAR,想起了一些共同的注意事项,大概列一下: 1针对mismatch reduced INL的计算已经明确,在不考虑电容Space和其他一些面积开销的前提下,使用classic的二进制 ...
天气 : 阴 心情 : 平静 书本上基本上只涉及到3 个极点的情况,在3个极点时,特别是存在conjugate poles时,LG的表达式过于复杂。简化时,如果PM最差存在于中载,则很难通过消去较小项的方式使公式足够简化。 尤其是一些有源反馈不易确定极点所在节点,必须经过符号计算才能得到有用的设计指示。 ...
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