首页  |   论坛  |   搜论坛 搜资料 搜日志

TAG信息

设计

  • 创建者: ydpcb
  • 创建时间: 2006-07-26 00:28:32
  • 总信息数: 381

相关TAG

  • 暂无相关TAG
全部信息

资讯(196) 日志(184) 文件(1)

  • [转]芯片设计中验证Verification,确认Validation以及测试Test的区别

    acmilan2222 发表于 2013-05-18 03:24:21

    对于刚进入芯片设计领域的童鞋,经常被这三个概念迷惑,很难区分,我曾经也是,因此,在这里把我理解的异同点在这里写一下,不一定准确,希望对某些童鞋有用。验证(Verification),确认(Validation),测试(Test)的...

  • 把学习模拟IC与版图设计 当做玩耍而不是工作

    qiwentuo 发表于 2013-05-14 17:22:15

               把学习模拟IC与版图设计  当做玩耍而不是工作  那该有多爽啊!你完全可以的,其实这与工作的严谨与否并不冲突,这完全是兴趣的体现,本...

  • 【转】FPGA中常犯设计错误列表

    yhzhangstrive 发表于 2013-04-15 23:29:57

    这是一个在设计中常犯的错误列表,这些错误常使得你的设计不可靠或速度较慢,为了提高你的设计性能和提高速度的可靠性,你必须确定你的设计通过所有的这些检查。可靠性**为时钟信号选用全局时钟缓冲器BUFG•...

  • 如何设计一个放大器的使能开关才能使放大器的输出完全不受输入信号的影响

    nature19900303 发表于 2013-04-11 23:43:50

    在设计一个系统时,我们有时会对暂时不用的模块进行关闭,以降低系统的功耗,但是如果关闭得不够彻底(例如仅仅用一个PMOS作为VDD与模块的连接开关,而输入端仍有直流偏置以及小信号输入),这样可能导致输出仍然...

  • 项目总结【一】—— 设计初期规划

    Synopsys-IC 发表于 2013-04-07 14:30:27

    在设计开始之前, 必须先行思考并确定设计策略,这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作,初期规划得越详细,中期实施起来就会越顺利,并且可以避免了因方案有误造成的资源和时间的大...

  • ASIC/SoC后端设计作业流程剖析

    Synopsys-IC 发表于 2013-04-02 09:06:03

    Toshiba(美国) 秦晓凌 Trident(上海) 潘中平 关键词 place route DSM megacell clock_tree STA OPT ECO 引言 众所周知,ASIC产品是从用硬件描述语言(verilog HDL,VHDL)开始进行数字逻辑电路设计的,经过相关的仿...

  • 项目总结【一】—— 设计初期规划

    yhzhangstrive 发表于 2013-04-01 20:29:31

        在设计开始之前, 必须先行思考并确定设计策略,这样才能指导诸如元器件的选择、工艺选择和电路板生产成本控制等工作,初期规划得越详细,中期实施起来就会越顺利,并且可以避免了因方案有误造成的...

  • Veriolg HDL设计规范

    yhzhangstrive 发表于 2013-04-01 20:12:58

    规范很重要工作过的朋友肯定知道,公司里是很强调规范的,特别是对于大的设计(无论软件还是硬件),不按照规范走几乎是不可实现的。逻辑设计也是这样:如果不按规范做的话,过一个月后调试时发现有错,回头再看自...

  • 流水线设计总结

    yhzhangstrive 发表于 2013-04-01 20:11:27

    一、流水线设计概述流水线设计就是将组合逻辑系统地分割,并在各个部分(分级)之间插入寄存器,并暂存中间数据的方法。目的是提高数据吞吐率(提高处理速度)。    流水线缩短了在一个时钟周期内...

  • 跨时钟域设计【三】—— 数据同步

    yhzhangstrive 发表于 2013-04-01 20:09:59

    前面介绍了项目中用到的脉冲同步的基本方法,其基本功能是从某个时钟域取出一个单时钟宽度脉冲,然后在新的时钟域中建立另一个单时钟宽度的脉冲,但在实际应用中,需要同步的往往不止是脉冲信号,数据总线、地址总...