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verilog

  • 创建者: 霡霂
  • 创建时间: 2006-08-14 23:19:11
  • 总信息数: 123

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日志(123)

  • Verilog错误大全(3) 系统集成

    ic7x24 发表于 2018-04-10 06:22:45

    芯片是沙子做的,做不好就成了砖。在系统(Soc)集成中,怎样才能避免出来的芯片是块砖头呢?需要考虑下面这些坑。1电源确认IO和Core电源正确连接是否有上电顺序供电能力模拟IP的参考电压、电流源低功耗模式切换不要...

  • Verilog错误大全(2)- sdf反标出错

    ic7x24 发表于 2018-04-05 22:09:27

    功能仿真比拼覆盖率,时序后仿主要靠耐心。1时序后仿真作为STA的辅助手段,尤其对于异步电路的时序检查有不可替代的作用。   流程比较简单:准备网表、工艺库、IP仿真模型、sdf文件test-bench中增加$sd...

  • FPGA-全网公开课-第01期录播-《如何读懂别人的代码》

    xuehua_12 发表于 2017-12-06 15:12:03

    ✪ω✪   ✪ω✪   ✪ω✪福利来啦!FPGA公开课视频,如何读懂他人的代码http://www.mdy-edu.com/product/586.html.如想目前您正解决技术项目问题,随时call我(q8...

  • 奇数分频的Verilog实现

    happyhope1 发表于 2017-07-09 19:43:22

             从功能上来说,时钟分频电路主要分为整数分频和小数分频,而整数分频又分为奇数分频和偶数分频。小数分频笔者还没有了解透,所以这次在这里不做说明,等笔者后面熟练掌握了小数...

  • Vivado中将verilog代码封装成IP(转)

    菜鸟要飞 发表于 2017-05-03 09:28:07

    Xilinx的Vivado采用原理图的设计方式,比较直观适合大型项目,我们自己的code都需要封装成user IP。这里主要介绍怎么把多个关联管脚合并成类似bus的大端口第一大部分 选择source文件先新建一个project,把要packa...

  • 节省乘法器的16位复数乘法器

    mdykj33 发表于 2017-04-12 18:57:56

    一、功能描述在FPGA中乘法器占用的资源比较多,所以为了想办法尽可能减少这一资源,本案例采用了三个实数乘法器完成四个实数乘法器才能完成的复数乘法。本案例实现16位复数乘法器的功能。二、平台效果图仿真效果图...

  • 4位流水线乘法器

    mdykj33 发表于 2017-04-12 18:54:16

    一、功能描述流水线功能好比一个加工厂在创业之初,只有一间小车间及孤军奋战的老板,那么,当他接到一张订单之后,他必然忙于完成第1张订单,而没有能力去接第2张订单。这样接订单→完成订单→接订单→……是一个...

  • 明德扬至简设计法设计的8位串行乘法器

    mdykj33 发表于 2017-04-12 18:45:14

    一、功能描述在两个N位二进制数x、y的乘积用简单的方法计算就是利用移位操作来实现。二进制乘法原理:就是左移,然后相加,根据二进制数的权位来决定左移几位,实际上乘法结果就是被乘数乘以每一位乘以模(10)的...

  • 明德扬至简设计法设计的IP核加法器

    mdykj33 发表于 2017-04-12 18:33:31

    一、功能描述在Quartus II 和ISE中都有加法器的IP core,可以完成无符号数和有符号数的加、减法,支持有符号数的补码、原码操作及无符号数的加、减操作,引入了最佳流水线操作,可以方便的为用户生成有效的加法器...

  • 8位verilog乘法器

    mdykj33 发表于 2017-03-30 15:05:58

    明德扬至简设计法设计的8位串行乘法器,可以用最少资源实现乘法器的效果! 8位串行乘法器.rar(480 KB)