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FSM-based Digital Design 实例: 串行发送器状态机 2018-12-15
根据书中讲解,用 Verilog 实现了功能,经过简单的仿真,状态机可以正常工作。 文章附图摘自《 FSM-based Digitial Design Using Verilog HDL 》 ...
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FSM-based Digital Design 实例: 串行发送器状态机 2018-12-15
根据书中讲解,用Verilog实现了功能,经过简单的仿真,状态机可以正常工作。 文章附图摘自《FSM-based Digitial Design Using Verilog HDL》 ...
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single pulse generator 2018-12-10
最近看了看 FSM based Digital Design using Verilog HDL, 根据Frame. 1.11的状态转移图写了一个module; module one_pulse(//input clk,s,rst_n, //outpu ...
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同步FIFO的空满检测 2017-07-14
试了一下,好像基本功能是OK的。深度为8         parameter   DATA_WIDTH     = 8 ;&nb ...
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异步复位,同步释放 2017-07-11
   always @(posedge clk or negedge rst_n)      begin        if (~rst_n)   &n ...
(1422)次阅读|(2)个评论

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