ASIC&FPGA http://www.eetop.cn/blog/?uid-553746 注1:如果各位觉得我包含在自己日志里面对您不妥,或者涉及隐私的话,请告知我,我删除。 注2:问题的解答我只列举我自己的想法,不保证可以一直追踪到真正正确的解答,所以请如果有看客的话,解答仅作参考之用,也欢迎大家在blog里留言评论。 Copyright(C) ASIC&FPGA SupeSite/X-Space Fri, 18 Jan 2019 22:05:27 GMT 【引用】Centos7 yum安装Python3.6环境,超简单 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-6905247 blog acgoal Tue, 20 Nov 2018 08:25:06 GMT Ubuntu下Python安装没有zlib的解决办法 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-6017624
错误:

zipimport.ZipImportError: can't decompress data; zlib not available
<...]]> blog acgoal Thu, 19 Apr 2018 13:37:37 GMT 阻塞赋值和非阻塞赋值深度解析——仿真事件的调度 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-51456   下面有一段verilog代码和仿真文件,用的是VCS仿真和编译工具。我们来研究一下不同的驱动赋值方式...]]> blog acgoal Sun, 06 Sep 2015 22:24:48 GMT csh下cd命令进入目录后自动列出文件列表的alias http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-27363 alias cd 'cd \!*; ls; pwd'

这个alias改变cd的默认工作方式,让cd命令在进入指定的目录后,自动运行ls命令对本目录下的文件及目录列表,之后运行pwd,显示当前在哪个目录中。不过,\!*,这几个变量的意义,寻找了好久,始终不知道其意义。

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blog acgoal Sun, 29 Apr 2012 21:11:32 GMT
Centos 5.5下安装ISE13.3无法启动 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-27334 今天顺利的在centos 5.5 32位系统下安装ISE13.3,安装完毕,根据安装之后的窗口提示运行settings32.sh之后,设置好环境变量

setenv XILINX /tools/Xilinx/13.3

setenv PATH $PATH:$XILINX/ISE_DS/ISE/bin/lin

之后重新source ~/...]]> blog acgoal Wed, 25 Apr 2012 23:02:51 GMT 保护FPGA输入端的齐纳二极管 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-22477 声明:本文引用来源网络,其版权属于署名者所有,转载请注明署名

Rick Collins, 美国马里兰州

  虽然5V电源逻辑在很多应用中仍很常见,但大多数...]]> blog acgoal Wed, 08 Jun 2011 15:26:40 GMT 早期的ISE原理图工程如何转化成新版ISE可以用的工程 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21901 引:今天看到一个奇怪的问题,记录下来吧。

问题:假如你的设计采用了早期的ISE版本,比如3.1之前的软件。整个设计又是基于schematic原理图的方式。那么好了,现在新的ISE软件没办法打开这么早期的ISE原理图和工程文件。如何解决呢?

解答:在网上搜索...]]> blog acgoal Thu, 14 Apr 2011 12:38:07 GMT 避免用组合逻辑产生时钟 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21806 今天看到一个问题如下:
  在生成位流文件的时候,显示的警告如下:
  Clock net u8/dout_not 0001 is sourced by a combinatorial pin.This is not good design practice.Use the CE pin to control the loading of data into the flip-flop.

...]]> blog acgoal Wed, 06 Apr 2011 12:32:34 GMT verilog的浮点运算和取整分析——选择自论坛的一个例子 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21691 引:不怎么做DSP方面的算法,所以其实我对于浮点和定点数据运算没有什么概念。但是今天在论坛上看到一段代码,这段代码倒是给我一些启发。乍一看好像不对,但是仔细分析来看,功能又是正确的。其实是利用verilog和芯片中关于定点和浮点的转变罢了。或许对于常年和这些概...]]> blog acgoal Thu, 24 Mar 2011 11:02:37 GMT 单bit信号跨越时钟边界一定要做同步 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21686 最近发现自己RTLdesign的一个bug,都要tapeout了,post-layout才发现。虽然不是critical的bug,但是的确是我设计中的一个疏忽。

慢速时钟下的一个信号,需要跨越到一个快速时钟去采样。结果这个控制信号没有同步过去,快速时钟直接拿来使用了。

后果很...]]> blog acgoal Tue, 22 Mar 2011 23:07:23 GMT 关于Designware的一些看法 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21633 引言:今天在论坛上看到有人困惑于synopsys designware的综合。结合自己的理解,留下日志。

在RTL设计中,经常要用到一些标准的cell(单元),有一些很简单,如普通的加法器,寄存器,常用的组合逻辑等等。这些一般的我们都直接用语言直接描述出来。但是对于一...]]> blog acgoal Thu, 17 Mar 2011 22:39:43 GMT EETOP论坛发现和回复的问题集锦2011/03/10/02 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21559 问题:

FPGA板级调试,项目太大,求调试方案?????

如题,要在FPGA上调一个完整项目,可是整个系统太大,若分开模块调,各个模块的激励与输出很难施加,即必须整个系统互通才好测试,怎么办,求调试放案???????????

 

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blog acgoal Thu, 10 Mar 2011 21:35:25 GMT
EETOP论坛发现和回复的问题集锦2011/03/10/01 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21558 问题:

xilinx的S6系列FPGA mac core的使用问题

各位大侠,紧急求助
为什么xilinx的mac core没有sop和eop信号,只有一个rdy信号,难道xilinx的mac core有足够大...]]> blog acgoal Thu, 10 Mar 2011 21:22:13 GMT EETOP论坛发现和回复的问题集锦2011/03/09/01 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21527 问题:

注:这是一个altera IO绑定的问题,没玩过altera的 FPGA,不过希望和xilinx一样吧。

altera FPGA在锁定引脚的时候有特殊要求,比如说DDR2的时钟信号不能与DQ、DQS在同一个IO坐标,它这个坐标的说明文档哪里能找得到啊?我上官网找了半天,一无所...]]> blog acgoal Wed, 09 Mar 2011 20:00:45 GMT EETOP论坛发现和回复的问题集锦2011/03/08/06 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21520 问题:

这个问题是关于学习的知识和找工作的,FPGA嵌入式方向。

本人还有一年就要毕业,面临着找工作的难题,毕业后想做嵌入cpld、FPGA方面的 blog acgoal Tue, 08 Mar 2011 21:47:54 GMT EETOP论坛发现和回复的问题集锦2011/03/08/05 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21519 问题:

SDRAM时序问题,

疑问1:写操作时,SDRAM控制器在时钟的上升沿拉高响应的命令引脚,这些命令是在同一个上升沿(有一定的走线时延)被SDRAM采样到,还是在下一个时钟周期(有一定的走线时延)的上升沿被SDRAM采样到呢?我个人是偏向于理解...]]> blog acgoal Tue, 08 Mar 2011 21:44:19 GMT EETOP论坛发现和回复的问题集锦2011/03/08/04 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21518 问题:

一段很简单的两级flop代码,用quartus转的

这是quartus转的verilog代码
// Copyright (C) 1991-2009 Altera Corporation
// Your use of Altera Corporation's design tools, logic functions
// and other software and tools, and ...]]> blog acgoal Tue, 08 Mar 2011 21:40:34 GMT EETOP论坛发现和回复的问题集锦2011/03/08/03 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21517 问题:

我有两个62.5M的互为反向的时钟,用verilog怎么合成一个125M的时钟,没有PLL

blog acgoal Tue, 08 Mar 2011 21:34:51 GMT EETOP论坛发现和回复的问题集锦2011/03/08/02 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21516 问题:

两块FPGA进行互相通信,在互相通信的管脚我都有做外部上拉处理。
后来调试的过程中,发现其中一块FPGA在掉电的时候其IO管脚出现了中间电平(IO电...]]> blog acgoal Tue, 08 Mar 2011 21:29:36 GMT EETOP论坛发现和回复的问题集锦2011/03/08/01 http://www.eetop.cn/blog/?uid-553746-action-viewspace-itemid-21515 从今天开始,我打算把每天上EETOP论坛上看到的各种问题,我参与的,会的或者不会的,问题列出来,相信会对自己有很大的参考作用。所有的这些问题都是论坛上各位朋友问的。

注1:如果各位觉得我包含在自己日志里面对您不妥,或者设计隐私的话,请告知我,我删除...]]> blog acgoal Tue, 08 Mar 2011 21:18:31 GMT