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[请教]关于综合问题的解决[原创]	数字IC设计资料(IC前端\|FPGA\|ASIC)	xyflier 2006-1-10	1 6049	christon 2006-1-10 14:46
请教verilog hdl	数字IC设计讨论(IC前端\|FPGA\|ASIC)	greycat 2003-7-25	10 4333	greycat 2003-9-2 18:35
时延综合时会不会被优化掉	数字IC设计讨论(IC前端\|FPGA\|ASIC)	xljll 2003-7-25	3 5327	CliffZhang 2003-9-1 19:52
请教一个关于VERILOG的语法问题。	数字IC设计讨论(IC前端\|FPGA\|ASIC)	lumish 2003-8-1	5 2981	donotknow 2003-8-4 10:27
问verilog:阻塞和非阻塞赋值的顺序问题？	数字IC设计讨论(IC前端\|FPGA\|ASIC)	verilog 2003-8-7	22 14976	wuhongtian 2012-12-21 15:52
[求助]#Tp是啥意思?	数字IC设计讨论(IC前端\|FPGA\|ASIC)	sunds99 2003-8-14	2 6335	sunds99 2003-8-14 14:56
verilog 编译	数字IC设计讨论(IC前端\|FPGA\|ASIC)	greycat 2003-9-2	3 2796	bravelu 2003-9-2 16:49
帮我看看测试模块	数字IC设计讨论(IC前端\|FPGA\|ASIC)	greycat 2003-9-3	21 6636	donotknow 2003-9-4 09:46
Verilog中case语句嵌套出现的问题	数字IC设计讨论(IC前端\|FPGA\|ASIC)	guanfree 2003-9-10	12 18575	laokai 2011-11-25 17:22
怎样使用GSR全局信号作为我的module的reset信号？	数字IC设计讨论(IC前端\|FPGA\|ASIC)	yinchb 2003-10-22	9 4838	一声叹息 2003-10-22 21:30
请教：两个沿的判断？	数字IC设计讨论(IC前端\|FPGA\|ASIC)	bjvid 2004-1-4	8 2176	brotherjam 2004-6-23 13:00
ISE 5.2 异步FIFO仿真模块中应该注意的问题!	数字IC设计讨论(IC前端\|FPGA\|ASIC)	jackzhang 2004-2-10	6 9636	yn800323 2004-2-12 21:25
ask for help!!	数字IC设计讨论(IC前端\|FPGA\|ASIC)	yilan77 2004-8-16	3 1773	aluzi 2004-10-22 12:49
[求助]帮忙看看俺编写的占空比为150：250的分频器吧	数字IC设计资料(IC前端\|FPGA\|ASIC)	wjx197733 2005-12-8	2 2635	scm 2010-8-26 20:10
有关时钟如何设置	数字IC设计讨论(IC前端\|FPGA\|ASIC)	sdenf 2003-9-14	6 2717	yuji2010 2003-9-15 09:34
关于verilog HDL 中for循环的问题	数字IC设计讨论(IC前端\|FPGA\|ASIC)	kevvy 2003-11-19	15 6212	hitlzh 2004-9-20 22:00
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