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分享 verilog --1: 秋水有恒 2021-2-5 14:15; https://blog.csdn.net/weixin_42369496/article/details/93725853 https://www.zhihu.com/question/54815861 https://www.cnblogs.com/ZcsTech/archive/2013/12/26/3492988.html http://www.doc88.com/p-4085136066845.html http://blog.sina.com.cn/s/blog_6c7b6f030101h52l.html https://www.cnblogs. ...; 0 个评论

分享 Vhdl与Verilog混仿问题【解决方案】: mcm908911 2020-1-9 17:04; 第一篇技术日志，希望自己能坚持写下去，帮助别人，提升自己。入职新公司，遇到vhdl和verilog混仿问题，十分烧脑，今天终于把问题都解决了，现在分享在这里，与大家一起进步。【1.vcs编译】在vcs命令行中加入以下内容 //建立synopsys_sim.setup mkdir work echo \"WORK default\" syn ...; 个人分类: 环境与仿真|1743 次阅读|0 个评论

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