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EETOP 创芯网论坛 (原名：电子顶级开发网) › 标签 › verilog › 相关日志

标签: verilog

相关日志

分享工作中总结的Verilog代码编写风格: 热度 1 PayPal 2023-12-11 23:23; 写在前面在工作中经常需要经手别人的代码，发现有些人的代码很规范、有规律，而有些人的代码写的随心所欲，编写的人容易理解，给别人看就需要花一定功夫才能理解。良好的代码风格有助于后来的阅读者快速理解、学习。看到过几种常见的代码风格，今天结合自己的思考，并吸取几种风格的优势，总结下自己比较喜欢的代码 ...; 个人分类: 菜鸟の新知识|280 次阅读|1 个评论

分享 Verilog中使用case多状态同一操作的方法: PayPal 2021-9-22 11:21; 记录下新学习到的内容 V erilog 中 case 多状态同操作的简便写法不方便的重复写法： case(state) 'd0:begin dosomething; end'd1:begin &nbs ...; 个人分类: 菜鸟の新知识|881 次阅读|0 个评论

分享 verilog--4: 秋水有恒 2021-2-5 14:33; https://blog.csdn.net/tbzj_2000/article/details/95979638?utm_medium=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2.nonecasedepth_1-utm_source=distribute.pc_relevant.none-task-blog-BlogCommendFromMachineLearnPai2-2.nonecase http://blog.chinaaet.com/weiqi7777/p/51000 ...; 0 个评论

分享 verilog--3: 秋水有恒 2021-2-5 14:31; https://blog.csdn.net/li_hu/article/details/10171253 https://www.cnblogs.com/Dinging006/p/8592393.html https://www.cnblogs.com/nanoty/archive/2012/10/21/2733017.html https://www.cnblogs.com/-9-8/p/6212656.html https://blog.csdn.net/qq_33339479/article/details/88419604 ht ...; 0 个评论

分享 verilog--2: 秋水有恒 2021-2-5 14:28; https://www.cnblogs.com/noticeable/p/7200170.html https://zhidao.baidu.com/question/2013525353500192308.html https://www.cnblogs.com/capark/p/4121369.html http://bbs.eetop.cn/thread-92310-1-1.html?mType=Group http://bbs.eetop.cn/thread-342543-1-1.html https://www.cnblogs ...; 0 个评论

分享 verilog --1: 秋水有恒 2021-2-5 14:15; https://blog.csdn.net/weixin_42369496/article/details/93725853 https://www.zhihu.com/question/54815861 https://www.cnblogs.com/ZcsTech/archive/2013/12/26/3492988.html http://www.doc88.com/p-4085136066845.html http://blog.sina.com.cn/s/blog_6c7b6f030101h52l.html https://www.cnblogs. ...; 0 个评论

分享 Vhdl与Verilog混仿问题【解决方案】: mcm908911 2020-1-9 17:04; 第一篇技术日志，希望自己能坚持写下去，帮助别人，提升自己。入职新公司，遇到vhdl和verilog混仿问题，十分烧脑，今天终于把问题都解决了，现在分享在这里，与大家一起进步。【1.vcs编译】在vcs命令行中加入以下内容 //建立synopsys_sim.setup mkdir work echo \"WORK default\" syn ...; 个人分类: 环境与仿真|1764 次阅读|0 个评论

分享关于case 语句写法的若干问题: tangchongyue 2019-12-25 17:50; 这几种写法，综合出来的电路不一样，还没有理解透彻。先不求甚解，待后面再解决。这样看来这种情况下用if..else来写，对时序和面积都有好处。 /*************************************************** # # Filename:case_test.v module case_test( input&n ...; 个人分类: 前端设计|7 次阅读|0 个评论

分享基于D触发器谈一下对数字电路中时序的一些理解(针对单个触发器的时序分析) ...: 热度 13 H.H_Tang 2019-11-11 19:12; 时序知识图1. D触发器symbol 为了便于理解给出了D触发器的symbol，时序图和比较简单的静态CMOS D触发器原理图时序逻辑电路中重要的几个参数： t-su ：建立时间，D的数据需要在建立时间前到达 t-hold: 保持时间，D在该段时间应保持稳定 Tc-q : 时钟到输出的延时，时钟到CLK→Q路 ...; 个人分类: 数字设计|7356 次阅读|0 个评论

分享 Verilog之阻塞赋值和非阻塞赋值（一）: tangchongyue 2019-10-23 20:28; Verilog之阻塞赋值和非阻塞赋值在实际项目中，原本打算在always 语句块中使用的非阻塞赋值，由于自己的疏忽大意用了阻塞赋值，变成了四不像，但是综合可以通过。原意： always@ （posedge clk） begin if (sel == 0) if(cnt==0) & ...; 个人分类: 前端设计|10 次阅读|0 个评论

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